DOI: https://doi.org/10.1038/s41567-026-03211-9
تاريخ النشر: 2026-03-06
المؤلف: Wenhui Huang وآخرون
الموضوع الرئيسي: خوارزميات وهندسة الحوسبة الكمومية
نظرة عامة
في هذا القسم، يناقش المؤلفون التقدم الكبير في تصحيح الأخطاء الكمي (QEC) باستخدام الكيوبتات القابلة للمسح، والتي تسهل اكتشاف أنواع الأخطاء السائدة على مستوى الأجهزة. على الرغم من التقدم في التشغيل بالقرب من عتبة تحمل الأخطاء، لا يزال تحقيق كبح أسي للأخطاء المنطقية من خلال توسيع الشيفرة يمثل تحديًا. تقدم الدراسة معالجًا فائق التوصيل يدمج أربعة كيوبتات قابلة للمسح مزدوجة المسار، مما يظهر القدرة على تحقيق تشابك متعدد الكيوبتات المنطقية مع حماية متحيزة ضد الأخطاء.
تحافظ الكيوبتات المزدوجة المسار، المشفرة في أزواج من الترانسمن القابلة للتعديل، على أوقات تماسك على مقياس المللي ثانية وتظهر أخطاء في بوابات الكيوبت الفردي على مستوى $10^{-5}$. من خلال هندسة التوصيلات القابلة للتعديل بين الكيوبتات المنطقية، نجح المؤلفون في توليد حالات متشابكة عالية الدقة، بما في ذلك حالات بيل المنطقية بدقة 98.8% وحالة غرينبرغر-هورن-زيلينغر (GHZ) ثلاثية الكيوبتات بدقة 93.5%. علاوة على ذلك، تم تحقيق مجموعة بوابات عالمية من خلال بوابة منطقية مُسيطر عليها (CNOT) مُعايرة، محققة دقة عملية تبلغ 96.2%. لا يساهم هذا العمل فقط في تقدم هياكل المسار المزدوج إلى ما بعد العروض التجريبية للكيوبت الفردي، بل يوفر أيضًا إطارًا أساسيًا لتصحيح الأخطاء الكمي المتسلسل باستخدام الكيوبتات القابلة للمسح.
مقدمة
تسلط مقدمة هذه الورقة البحثية الضوء على الدور الحاسم لتصحيح الأخطاء الكمي (QEC) في تمكين الحوسبة الكمية العملية من خلال حماية الحالات الكمية الهشة من التدهور. تحقق مخططات QEC كبحًا أسيًا لمعدلات الأخطاء المنطقية من خلال تشفير عدة كيوبتات فيزيائية بشكل زائد في كيوبت منطقي واحد. على الرغم من التقدمات الأخيرة في أنظمة كمية متنوعة، بما في ذلك الدوائر الفائقة التوصيل والأيونات المحصورة، فإن التنفيذ العملي لـ QEC يعيقه العبء الكبير من الموارد المطلوبة لكبح الأخطاء بشكل فعال. لمعالجة ذلك، يقترح المؤلفون استراتيجيتين: هندسة الكيوبتات الفيزيائية المتحيزة للضوضاء واستخدام قنوات الأخطاء القابلة للاكتشاف من خلال تحويل المسح، مما يعزز أداء QEC من خلال تحويل الأخطاء إلى مواقع معروفة.
يقدم المؤلفون إطارًا شاملاً لتحقيق تشابك متعدد الكيوبتات المنطقية باستخدام ترانسمن فائقة التوصيل مزدوجة المسار، يسهلها تعبئة شريحة قابلة للتعديل تسمح بالتكامل القابل للتوسع لأربعة كيوبتات مزدوجة المسار متصلة بشكل قابل للتعديل. يذكرون عمليات كيوبت فردية عالية الدقة مع معدلات أخطاء حول $10^{-5}$ وأوقات تماسك منطقية تقترب من 1 مللي ثانية، متجاوزة بشكل كبير معايير الكيوبتات الفيزيائية. تعمل البنية بشكل فعال على كبح ضوضاء التدهور وتحويل أخطاء $T_1$ إلى مسحات قابلة للاكتشاف، مما يمكّن من توليد حالات بيل المنطقية بدقة 98.8% وحالات GHZ ثلاثية الكيوبتات بدقة 93.5%. من المهم أن يستمر التشابك المنطقي لأكثر من 100 ميكرو ثانية، مع تجاوز دقة حالة بيل 70% دون تصحيح نشط للأخطاء، مما يظهر قدرات كبح الأخطاء الجوهرية لتشفير المسار المزدوج. تشير دقة العملية المقاسة للبوابة المنطقية CNOT البالغة 96.2%، المحدودة حاليًا بتدهور ناتج عن الموصل، إلى طرق لمزيد من التحسين نحو تحقيق عتبات تحمل الأخطاء.
طرق
يتضمن الإعداد التجريبي للمعالج الكمي ترتيبًا معقدًا من الكيوبتات، والأنسيلا، والموصلات، جميعها مثبتة حراريًا على ثلاجة تخفيف عند 10 مللي كلفن. يتكون المعالج من ثمانية كيوبتات بيانات، وأربعة كيوبتات أنسيلا، وأربعة موصلات قابلة للتعديل، مع بنية قراءة تستخدم تعدد الترددات لاستجواب عدة كيوبتات في وقت واحد. تسهل محولات رقمية إلى تناظرية (DACs) ومحولات تناظرية إلى رقمية (ADCs) التحكم في الكيوبتات والقياس، بينما تعزز خطة تضخيم متعددة المراحل، بما في ذلك مضخم باراميتري جوزيفسون (IMPA) ومضخمات ترانزستور عالية حركة الإلكترون (HEMT)، دقة الإشارة. تم تنفيذ استراتيجيات تخفيف الضوضاء، مثل الدوائر والفلاتر، لحماية تماسك الكيوبتات أثناء القراءة.
تتميز تكوينات التوصيل بين الكيوبتات بترتيبين أساسيين: بيانات-أنسيلا (DDA) وبيانات-موصل (DCD). يتم اشتقاق قوى التوصيل من معلمات السعة، مع حساب قيم محددة للكيوبتات عند تردد 4 جيجاهرتز. على سبيل المثال، تُعطى قوة التوصيل بين كيوبت البيانات \( Q_{1B} \) والأنسيلا \( A_1 \) بواسطة \( g_{1B,A1} \approx \sqrt{\frac{\omega_{1B} \omega_{A1}}{8 C_{1B,A1} C_g}} \)، مما ينتج عنه قيمة \( g_{1B,A1}/2\pi = 3.65 \, \text{MHz} \). يتم التعبير عن التوصيل الفعال بين الكيوبتات، والذي يمكن ضبطه عبر تردد الموصل، على أنه \( g_{\text{eff}} \approx g_{1B,2A} + \frac{g_{1B,C_{12}} g_{2A,C_{12}}}{2} \left( \frac{1}{\Delta_{1B,C_{12}}} + \frac{1}{\Delta_{2A,C_{12}}} – \frac{1}{\Delta_{1B,C_{12}} – \Delta_{2A,C_{12}}} \right) \). تعتبر هذه القابلية للتعديل حاسمة لتحسين التفاعلات داخل المعالج الكمي، كما هو موضح في الجداول المرفقة التي تلخص معلمات الكيوبتات والأنسيلا المستخدمة في التجارب.
مناقشة
في هذا القسم، يقدم المؤلفون مناقشة شاملة لمعالجهم الكمي الفائق التوصيل مزدوج المسار، الذي يدمج شريحة كيوبت وشريحة حاملة باستخدام تقنية تجميع غير جلفاني. يتميز المعالج بأربعة كيوبتات مزدوجة المسار مرتبة في تكوين مربع، مع تشغيل الكيوبتات الثلاثة الأولى بسبب قناة تحكم معطلة. يتم تعريف كل كيوبت منطقي داخل مجموعة الإثارة الفردية لزوجين من الكيوبتات الترانسمن المتصلة سعة، مما يسمح بتشفير مزدوج المسار يحول تدهور T1 إلى أخطاء مسح. يوضح المؤلفون تنفيذ فحوصات المسح في منتصف الدائرة باستخدام كيوبت أنسيلا، مما يعزز دقة العمليات المنطقية من خلال اكتشاف أخطاء المسح بشكل فعال.
تسلط المناقشة الضوء أيضًا على معايرة عمليات الكيوبت الفردي وتنفيذ بوابة منطقية ثنائية الكيوبت عبر موصل قابل للتعديل، مما يمكّن من توليد بوابة منطقية √iSWAP. يذكر المؤلفون دقة عالية تبلغ 98.8% لحالة بيل المنطقية التي تم توليدها، مما يظهر الحفاظ على التشابك بشكل كبير مقارنة بالكيوبتات الفيزيائية. كما يعرضون قابلية توسيع نظامهم من خلال توليد حالة GHZ ثلاثية الكيوبتات بدقة 93.9%. تشير النتائج إلى أنه بينما دقة البوابات المنطقية الحالية دون المستوى الأمثل، فإن وقت التماسك على مقياس المللي ثانية لنظام المسار المزدوج يشير إلى إمكانية تحسينات مستقبلية في أداء البوابات وتطبيقات في تصحيح الأخطاء الكمي والشبكات الكمية.
DOI: https://doi.org/10.1038/s41567-026-03211-9
Publication Date: 2026-03-06
Author(s): Wenhui Huang et al.
Primary Topic: Quantum Computing Algorithms and Architecture
Overview
In this section, the authors discuss significant progress in quantum error correction (QEC) using erasure qubits, which facilitate the detection of dominant error types at the hardware level. Despite advancements in operating near the fault-tolerance threshold, achieving exponential suppression of logical errors through code scaling remains a challenge. The study presents a superconducting processor that integrates four dual-rail erasure qubits, demonstrating the capability to achieve logical multi-qubit entanglement with error-biased protection.
The dual-rail qubits, encoded in pairs of tunable transmons, maintain millisecond-scale coherence times and exhibit single-qubit gate errors on the order of $10^{-5}$. By engineering tunable couplings among the logical qubits, the authors successfully generate high-fidelity entangled states, including logical Bell states with 98.8% fidelity and a three-logical-qubit Greenberger-Horne-Zeilinger (GHZ) state with 93.5% fidelity. Furthermore, a universal gate set is realized through a calibrated logical controlled-NOT (CNOT) gate, achieving 96.2% process fidelity. This work not only advances dual-rail architectures beyond single-qubit demonstrations but also provides a foundational framework for concatenated QEC utilizing erasure qubits.
Introduction
The introduction of this research paper highlights the critical role of quantum error correction (QEC) in enabling practical quantum computation by safeguarding fragile quantum states from decoherence. QEC schemes achieve exponential suppression of logical error rates by redundantly encoding multiple physical qubits into a single logical qubit. Despite recent advancements in various quantum systems, including superconducting circuits and trapped ions, the practical implementation of QEC is hindered by the significant resource overhead required for effective error suppression. To address this, the authors propose two strategies: engineering noise-biased physical qubits and utilizing detectable error channels through erasure conversion, which enhances QEC performance by transforming errors into known locations.
The authors introduce a comprehensive framework for achieving logical multi-qubit entanglement using dual-rail superconducting transmons, facilitated by flip-chip packaging that allows for scalable integration of four tunably coupled dual-rail qubits. They report high-fidelity single-qubit operations with error rates around $10^{-5}$ and logical coherence times nearing 1 ms, significantly surpassing physical qubit benchmarks. The architecture effectively suppresses dephasing noise and converts $T_1$ errors into detectable erasures, enabling the generation of logical Bell states with 98.8% fidelity and three-qubit GHZ states with 93.5% fidelity. Importantly, the logical entanglement persists for over 100 µs, with Bell state fidelity exceeding 70% without active error correction, demonstrating the intrinsic error suppression capabilities of dual-rail encoding. The measured 96.2% process fidelity of the logical CNOT gate, currently limited by coupler-induced decoherence, suggests avenues for further optimization towards achieving fault-tolerant thresholds.
Methods
The experimental setup for the quantum processor involves a sophisticated arrangement of qubits, ancillas, and couplers, all thermally anchored to a dilution refrigerator at 10 mK. The processor consists of eight data qubits, four ancilla qubits, and four tunable couplers, with a readout architecture that employs frequency multiplexing to interrogate multiple qubits simultaneously. Custom digital-to-analog converters (DACs) and analog-to-digital converters (ADCs) facilitate qubit control and measurement, while a multi-stage amplification scheme, including a Josephson parametric amplifier (IMPA) and high electron mobility transistor (HEMT) amplifiers, enhances signal fidelity. Noise mitigation strategies, such as circulators and filters, are implemented to protect qubit coherence during readout.
The coupling configurations between qubits are characterized by two primary arrangements: Data-Ancilla (DDA) and Data-Coupler (DCD). The coupling strengths are derived from the capacitance parameters, with specific values calculated for the qubits at a frequency of 4 GHz. For instance, the coupling strength between data qubit \( Q_{1B} \) and ancilla \( A_1 \) is given by \( g_{1B,A1} \approx \sqrt{\frac{\omega_{1B} \omega_{A1}}{8 C_{1B,A1} C_g}} \), yielding a value of \( g_{1B,A1}/2\pi = 3.65 \, \text{MHz} \). The effective qubit-qubit coupling, which can be tuned via the coupler frequency, is expressed as \( g_{\text{eff}} \approx g_{1B,2A} + \frac{g_{1B,C_{12}} g_{2A,C_{12}}}{2} \left( \frac{1}{\Delta_{1B,C_{12}}} + \frac{1}{\Delta_{2A,C_{12}}} – \frac{1}{\Delta_{1B,C_{12}} – \Delta_{2A,C_{12}}} \right) \). This tunability is crucial for optimizing interactions within the quantum processor, as detailed in the accompanying tables summarizing the parameters of the qubits and ancillas used in the experiments.
Discussion
In this section, the authors present a comprehensive discussion of their dual-rail superconducting quantum processor, which integrates a qubit chip and a carrier chip using a non-galvanic flip-chip assembly technique. The processor features four dual-rail qubits arranged in a square configuration, with the first three qubits operational due to a broken control channel. Each logical qubit is defined within the single-excitation manifold of two capacitively coupled transmon qubits, allowing for dual-rail encoding that transforms T1 decay into erasure errors. The authors detail the implementation of mid-circuit erasure checks using an ancilla qubit, which enhances the fidelity of logical operations by detecting erasure errors effectively.
The discussion further highlights the calibration of single-qubit operations and the implementation of a logical two-qubit gate via a tunable coupler, enabling the generation of a logical √iSWAP gate. The authors report a high fidelity of 98.8% for a generated logical Bell state, demonstrating significant entanglement preservation compared to physical qubits. They also showcase the scalability of their system by generating a three-qubit logical GHZ state with a fidelity of 93.9%. The findings suggest that while the current fidelity of logical gates is suboptimal, the dual-rail system’s millisecond-scale coherence time indicates potential for future enhancements in gate performance and applications in quantum error correction and quantum networking.