تتناول الورقة تطوير ChiGen، أداة مصممة لتوليد تصميمات Verilog واقعية لمعالجة قيود مجموعات المعايير الحالية في لغات وصف الأجهزة (HDLs). يستخدم ChiGen منهجية “من الأسفل إلى الأعلى” في الفحص، والتي تبني مواصفات Verilog من خلال إنشاء هيكل نحوي واستنتاج الأسماء والأنواع من خلال القواعد النحوية الاحتمالية، واستنتاج النوع Hindley-Milner، وتحليل تدفق البيانات لحقن الشيفرة. تم…