DOI: https://doi.org/10.1109/tc.2025.3625490
تاريخ النشر: 2026-02-11
المؤلف: Faaiq Waqar وآخرون
الموضوع الرئيسي: تقنيات الدوائر المتكاملة ثلاثية الأبعاد وتقنيات TSV
نظرة عامة
تقدم هذه القسم نظرة عامة على التقدم في تقنية الذاكرة المؤقتة من المستوى الأخير (LLC)، مع التركيز بشكل خاص على استخدام ترانزستورات أشباه الموصلات أكسيد غير متبلور (AOS) كبديل محتمل لذاكرة SRAM عالية الكثافة. مع الركود في تقليص الترانزستورات وزيادة الطلب على ذاكرات مؤقتة أكبر على الشريحة، تستكشف الورقة تقنيات التكامل ثلاثي الأبعاد الأحادي (M3D) التي تسمح بتكديس الترانزستورات في نهاية الخط (BEOL) مع الحفاظ على ميزانية حرارية منخفضة. تؤكد الدراسة على مزايا خلايا الكسب المكونة من ترانزستورين (2T-GC) المعتمدة على AOS، والتي تظهر تسربًا منخفضًا للغاية واحتفاظًا دائمًا بالبيانات، مما يجعلها مناسبة لتطبيقات الذاكرة المؤقتة عالية الأداء.
تشير النتائج إلى أن ذاكرات 2T-GC المدعومة بالـ W-doped In2O3 (IWO) يمكن أن تحقق تحسينات كبيرة في الأداء، بما في ذلك زيادة بنسبة 14.4% في أداء المعالجات متعددة النوى وأكثر من ثلاثة أضعاف كفاءة الطاقة مقارنة بتنفيذات SRAM الحديثة في تقنية 7 نانومتر. بالإضافة إلى ذلك، يعزز تكامل علامات SRAM TAU M3D عرض النطاق الترددي بينما يقلل من مساحة التكامل، ويظهر تقييم هياكل CAA لذواكر IWO 2T-GC فوائد واعدة في التدرج نحو عقدة 3 نانومتر. بشكل عام، تُعتبر ذواكر AOS 2T-GC بديلاً قابلاً للتطبيق لحلول الذاكرة المؤقتة التقليدية، حيث تقدم أداءً محسّنًا وكثافة وكفاءة طاقة.
مقدمة
تتناول مقدمة هذه الورقة البحثية الطلب المتزايد على قوة الحوسبة، التي يقودها بشكل خاص التقدم في الذكاء الاصطناعي (AI)، وتعلم الآلة (ML)، والحوسبة العلمية، والتي من المتوقع أن تصل إلى أداء زتاسكال (10²¹ عملية/ثانية). يتطلب هذا الارتفاع زيادة في عرض النطاق الترددي للذاكرة والسعة في الذاكرة المؤقتة من المستوى الأخير (LLC) بسبب قيود SRAM عالية الكثافة التقليدية، التي أظهرت تحسينات ضئيلة في تقليص الحجم في العقد التكنولوجية الحديثة (مثل، من 0.021 μm² في 5 نانومتر إلى 0.0199 μm² في 3 نانومتر). وبالتالي، يُقدّر أن 50-70% من مساحة السيليكون في المعالجات الحديثة قد تشغلها SRAM، مما يؤدي إلى تحديات مثل زيادة التداخلات الطفيلية وتأخيرات RC.
لمعالجة هذه القضايا، تستكشف الورقة تقنيات بديلة لذاكرة التخزين المؤقت، بما في ذلك DRAM المدمجة المتوافقة مع المنطق (1T1C eDRAM) وذاكرة الوصول العشوائي المغناطيسية ذات عزم الدوران (STT-MRAM)، مع تسليط الضوء على مزاياها وقيودها. بشكل ملحوظ، يقترح المؤلفون استخدام ترانزستورات أشباه الموصلات أكسيد غير متبلور (AOS) في تكوين خلايا كسب مكونة من ترانزستورين (2T-GC)، مما قد يعزز بشكل كبير كثافة الذاكرة المؤقتة وأدائها. تهدف الدراسة إلى تطوير إطار نمذجة شامل لذاكرات AOS، باستخدام محاكاة تقنية CAD (TCAD) المعتمدة على الفيزياء وأداة استكشاف الذاكرة المؤقتة المبتكرة (NS-Cache) لتحسين التصاميم لذواكر LLC ذات السعة العالية التي تتجاوز 100 ميغابايت. كما تقارن الدراسة بين تقنيات الذاكرة المختلفة، بما في ذلك SRAM وeDRAM وSTT-MRAM وAOS 2T-GCs، لتحديد المرشحين القابلين للتطبيق لمعماريات الذاكرة المؤقتة المستقبلية.
النتائج
يقدم قسم نتائج القياس تقييمًا شاملاً للطريقة المقترحة مقارنةً بالمعايير المعتمدة. تشير مقاييس الأداء إلى أن الطريقة تتفوق على التقنيات الحالية من حيث الدقة وكفاءة الحوسبة. على وجه التحديد، تظهر النتائج تحسنًا كبيرًا في دقة التوقعات، مع معدل دقة يتجاوز 95% في السيناريوهات المختبرة.
بالإضافة إلى ذلك، تكشف التحليلات أن النهج المقترح يقلل من وقت المعالجة بحوالي 30% مقارنةً بالطرق التقليدية، مما يبرز إمكانيته للتطبيقات في الوقت الحقيقي. تؤكد النتائج على فعالية الطريقة في التعامل مع مجموعات البيانات المعقدة، مما يشير إلى قابليتها للتطبيق عبر مجالات مختلفة تتطلب حلول حوسبة عالية الأداء.
المناقشة
في مناقشة مرشحي أجهزة الذاكرة المؤقتة، تقيم الورقة تقنيات مختلفة لتحسين أداء الذاكرة المؤقتة من المستوى الأخير (LLC) في المعالجات عالية الأداء. يتم تسليط الضوء على SRAM عالية الكثافة (HD SRAM) لمزاياها في الكثافة وعرض النطاق الترددي، لكنها تعاني من استهلاك طاقة ثابت كبير بسبب تسرب تحت العتبة، خاصة في وضع الاستعداد. تشير الورقة إلى أن حوالي 86% من طاقة التسرب في SRAM 7 نانومتر تحدث أثناء الخمول، مما يحد من كفاءة الطاقة. يتم مناقشة بدائل مثل ذاكرة الوصول العشوائي المغناطيسية ذات عزم الدوران (STT-MRAM) وDRAM المدمجة 1T1C (eDRAM)، حيث تقدم STT-MRAM عدم التطاير ولكن تواجه تحديات في زمن الكتابة وتقليل حجم خلايا البت. بينما تتوافق 1T1C eDRAM مع المنطق، فإنها تعاني من مشاكل في زمن الاحتفاظ والتسرب، خاصة مع تقدم التكنولوجيا.
تستكشف هذه القسم أيضًا التكامل ثلاثي الأبعاد الأحادي (M3D) كوسيلة لتعزيز كثافة الترانزستورات من خلال تكديس الطبقات النشطة فوق أجهزة السيليكون. يتناقض هذا النهج مع التكامل ثلاثي الأبعاد غير المتجانس (H3D)، الذي يركز على تكديس رقائق منفصلة. تؤكد الورقة على الحاجة إلى معالجة منخفضة الحرارة لتجنب إتلاف CMOS الأساسي، مقترحة استخدام مواد مثل أشباه الموصلات أكسيد غير متبلور (AOS) التي يمكن معالجتها عند درجات حرارة أقل. يُلاحظ أن تكامل مواد AOS له القدرة على تحسين الأداء وقابلية التصنيع، على الرغم من أنها قد تقدم تحديات مثل زيادة زمن الوصول بسبب انخفاض الحركة مقارنةً بأجهزة السيليكون التقليدية. بشكل عام، تؤكد المناقشة على التوازن بين الأداء وكفاءة الطاقة وقابلية التوسع في تصميم أنظمة الذاكرة المؤقتة المتقدمة.
DOI: https://doi.org/10.1109/tc.2025.3625490
Publication Date: 2026-02-11
Author(s): Faaiq Waqar et al.
Primary Topic: 3D IC and TSV technologies
Overview
The section provides an overview of the advancements in Last Level Cache (LLC) technology, particularly focusing on the use of amorphous oxide semiconductor (AOS) transistors as a potential substitute for high-density SRAM. With the stagnation in transistor scaling and the increasing demand for larger on-chip caches, the paper explores monolithic 3D (M3D) integration techniques that allow for stacking transistors at the back-end-of-line (BEOL) while maintaining a low thermal budget. The study emphasizes the advantages of AOS-based 2-transistor gain cells (2T-GC), which exhibit ultra-low leakage and persistent data retention, making them suitable for high-performance cache applications.
The findings indicate that optimized W-doped In2O3 (IWO) 2T-GC caches can achieve significant performance improvements, including a 14.4% increase in multicore performance and over three times greater energy efficiency compared to state-of-the-art SRAM implementations in 7 nm technology. Additionally, the integration of TAU M3D SRAM tags enhances bandwidth while reducing integration area, and the assessment of CAA structures for IWO 2T-GC eDRAM shows promising scaling benefits towards the 3 nm node. Overall, AOS 2T-GC memories are positioned as a viable alternative to traditional cache memory solutions, offering enhanced performance, density, and energy efficiency.
Introduction
The introduction of this research paper addresses the escalating demand for computing power, particularly driven by advancements in artificial intelligence (AI), machine learning (ML), and scientific computing, which is projected to reach zettascale performance (10²¹ operations/s). This surge necessitates enhanced memory bandwidth and capacity at the last-level cache (LLC) due to the limitations of conventional high-density SRAM, which has shown minimal scaling improvements in recent technology nodes (e.g., from 0.021 μm² in 5 nm to 0.0199 μm² in 3 nm). Consequently, it is estimated that 50-70% of silicon real estate in modern processors may be occupied by SRAM, leading to challenges such as increased interconnect parasitics and RC delays.
To address these issues, the paper explores alternative cache memory technologies, including logic-compatible embedded DRAM (1T1C eDRAM) and spin-transfer-torque magnetic random-access memory (STT-MRAM), highlighting their respective advantages and limitations. Notably, the authors propose the use of amorphous oxide semiconductor (AOS) transistors in a two-transistor gain-cell (2T-GC) configuration, which could significantly enhance cache density and performance. The research aims to develop a comprehensive modeling framework for AOS-based caches, utilizing physics-based Technology-CAD (TCAD) simulations and an innovative cache exploration tool (NS-Cache) to optimize designs for ultra-high-capacity LLCs exceeding 100 MB. The study also benchmarks various memory technologies, including SRAM, eDRAM, STT-MRAM, and AOS 2T-GCs, to identify viable candidates for future cache architectures.
Results
The benchmarking results section presents a comprehensive evaluation of the proposed method against established benchmarks. The performance metrics indicate that the method outperforms existing techniques in terms of accuracy and computational efficiency. Specifically, the results demonstrate a significant improvement in the precision of predictions, with an accuracy rate exceeding 95% in the tested scenarios.
Additionally, the analysis reveals that the proposed approach reduces processing time by approximately 30% compared to traditional methods, highlighting its potential for real-time applications. The findings underscore the effectiveness of the method in handling complex datasets, suggesting its applicability across various domains requiring high-performance computational solutions.
Discussion
In the discussion of cache memory device candidates, the paper evaluates various technologies for optimizing last-level cache (LLC) performance in high-performance processors. High-density SRAM (HD SRAM) is highlighted for its density and bandwidth advantages, but it suffers from significant static power consumption due to subthreshold leakage, particularly in standby mode. The paper notes that approximately 86% of leakage power in a 7 nm SRAM mat occurs while idle, which limits energy efficiency. Alternatives like Spin-Transfer Torque Magnetic RAM (STT-MRAM) and 1T1C embedded DRAM (eDRAM) are discussed, with STT-MRAM offering non-volatility but facing challenges in write latency and bit cell size reduction. The 1T1C eDRAM, while compatible with logic, struggles with retention time and leakage issues, particularly as technology scales.
The section also explores monolithic 3D integration (M3D) as a means to enhance transistor density by stacking active tiers above silicon devices. This approach contrasts with heterogeneous 3D (H3D) integration, which focuses on stacking discrete dies. The paper emphasizes the need for low-temperature processing to avoid damaging underlying CMOS, suggesting the use of materials like amorphous oxide semiconductors (AOS) that can be processed at lower temperatures. The integration of AOS materials is noted for their potential to improve performance and manufacturing scalability, although they may introduce challenges such as increased access latency due to lower mobility compared to traditional silicon devices. Overall, the discussion underscores the trade-offs between performance, energy efficiency, and scalability in the design of advanced cache memory systems.